对于如下所示电路，要求以下几路做到等长，clock skew控制在50ps以内，clock tree insertion delay做到800ps!

from FF/Q to FF1_1/D through the FF1 CK
from FF/Q to FF2_1/D through the FF2 CK
from FF/Q to FF3_1/D through the FF3 CK
from FF/Q to FF3_1/D through the FF4 CK

提示：可以使用分段长tree，编写cts sdc方法。也可以直接修改Innovus clock spec！

欢迎各位留言交流讨论！互动人数超过6个人后，小编这边公布这两种方法对应的参考答案。